Simulink vs Stateflow modeling


SCADE를 배울 당시 모델링이 참 어렵다고 강사에게 얘기한 적이 있다.

사실상 combination logic같은 chip design을 schematic으로 설계하는 그런 느낌이었기 때문이다.

Modeling이 전혀 soft하지 않고 hard한..

그러니까 software design이 아니라 hardware design같은..

Simulink의 block diagram으로 software의 logic을 설계할 때도 비슷한 냄새가 난다.

function call을 하거나 if-then-else를 simulink의 block으로 표현하는 것도 참 눈물겹다고나 할까?

인생 편하게 살아도 되는데 누가 시키지도 않는데 고행길을 가는 사람처럼 그냥 안쓰럽다..

Simulink의 block modeling 표현들이 전부 그렇다는 게 아니라,

software의 logic을 쉽게 표현할 수 있는 다른 방법이 있음에도 불구하고(like stateflow) simulink로 디게 어렵게 하려 한다는 것이다. 그렇게 힘들게 하지 않았음 좋겠는데..

어쨌든, 올해 stateflow modeling에 대한 modeling improvement를 하게 되어 영광이고, 관련된 내용을 블로그에 기록할 예정.

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